EPYC Venice de AMD es el primer procesador de servidor en 2nm — 256 núcleos y 1,6 TB/s de ancho de banda

La industria de semiconductores cruzó un umbral el 22 de julio. AMD anunció en su evento Advancing AI 2026 que EPYC Venice — la sexta generación de su línea de CPU para servidores, construida sobre la arquitectura Zen 6 — está entrando en producción en volumen en el nodo de proceso de 2 nm de TSMC. Ningún chip de computación de alto rendimiento se ha enviado en 2 nm antes. Venice es el primero.

La configuración principal cuenta con 256 núcleos y 512 hilos distribuidos en ocho Core Complex Dies, cada uno con 32 núcleos Zen 6, un aumento del 33 % en densidad de núcleos respecto al diseño anterior de CCD. La plataforma introduce un nuevo socket SP7 con 16 canales de memoria, lo que eleva el ancho de banda agregado a 1.6 TB/s, casi tres veces los 614 GB/s de la generación saliente Turin. PCIe Gen 6 a 64 Gbps y una quinta generación de Infinity Fabric completan la pila de interconexión.

El nodo de 2 nm de TSMC da el salto de FinFET a transistores nanosheet GAA (gate-all-around) — un cambio estructural que TSMC califica con un 10 a 15 % más de rendimiento en el mismo consumo, o un 25 a 30 % menos de consumo con rendimiento equivalente, con un 15 % más de densidad de transistores. La propia estimación de AMD es una mejora del 70 % en rendimiento de CPU frente a los núcleos Zen 5 de Turin. En cargas de trabajo de inferencia de IA, AMD afirma que el rendimiento es 2.2 veces el de la plataforma Vera de NVIDIA en el nivel de 256 núcleos.

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Venice se envía en cuatro líneas de productos. El buque insignia EPYC 9006 SP7 es la pieza de IA Agentic de 256 núcleos con impulso de 5 GHz y 128 carriles PCIe Gen6. El EPYC 9006X SP7 alcanza un máximo de 96 núcleos pero funciona a 5.15 GHz con tres veces la caché L3 por núcleo, orientado a cargas de trabajo de HPC y simulación donde la latencia importa más que el paralelismo bruto. Una línea SP8 cubre despliegues en el borde y con restricciones de energía, de 8 a 128 núcleos. Un cuarto SKU, el EPYC 9006 LP Verano, incluye memoria LPDDR5X y un ancho de banda CPU-GPU de 112 Gbps para chasis de IA a escala de rack.

La caché L3 total en el SKU insignia alcanza 1,152 MB de 3D V-Cache, una cifra que se vuelve relevante para las capas de modelos de IA que pueden mantenerse en el chip en lugar de volver a la DRAM. AMD no ha revelado los precios de ninguna variante de Venice. Se espera que los proveedores de nube y OEM anuncien ventanas de disponibilidad de forma independiente, con varios grandes hiperescaladores ya confirmados como clientes iniciales.

El contexto competitivo importa. La próxima generación de Intel, Granite Rapids-D, sigue en Intel 18A, que aún está a meses de un rendimiento de volumen a la escala requerida para un producto como este. El giro de NVIDIA hacia su propio silicio de CPU con Vera y Grace significa que el proveedor de GPU ahora también es un competidor directo en el zócalo de CPU. Venice llega antes de que cualquiera de las alternativas alcance una escala de producción comparable, lo que históricamente se traduce en tasas de victoria en ciclos de adquisición de nube que se extienden de 12 a 18 meses.

Para los operadores de cargas de trabajo de IA, la cifra de ancho de banda de memoria es la más relevante de inmediato. El entrenamiento y la inferencia a escala son operaciones limitadas principalmente por el ancho de banda, y duplicar el ancho de banda efectivo por nodo de rack cambia la aritmética de costo por token de forma medible. Los operadores de nube que han estado manteniendo grandes reservas de GPU en parte para compensar los cuellos de botella de CPU ahora tienen una alternativa. Esa aritmética se resolverá en las próximas dos temporadas de adquisición.

Etiquetas: inteligencia artificial, AMD, EPYC Venice, HPC, procesador servidor, Zen 6

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